Vistas: 0 Autor: El editor de sitios Publicar Tiempo: 2023-08-24 Origen: Sitio
JEDEC requiere un máximo de 30 kV porque este es un límite de voltaje de descarga electrostática (ESD) común.
La ESD es una descarga electrostática que ocurre entre dos objetos y puede dañar el equipo electrónico o causar pérdida de datos. Por lo tanto, para garantizar la confiabilidad y estabilidad del equipo, JEDEC estableció un estándar de descarga electrostática de 30 kV. Este estándar se basa en pruebas y experiencia reales para garantizar que el equipo no se vea afectado por una descarga electrostática inaceptable durante el funcionamiento y uso normal.
JE ha desarrollado varios estándares para la descarga electrostática (ESD) de chips electrónicos, principalmente incluyendo los siguientes números estándar:
1. JEDEC JESD22-A114: Este estándar especifica la prueba de circuitos integrados (ICS) y componentes contra los métodos y requisitos ESD del modelo de cuerpo humano (HBM).
2. JEDEC JESD22-A115: Este estándar especifica los métodos y requisitos de prueba para ICS y componentes para el modelo de difusión (CDM) ESD.
3. JEDEC JESD22-C101: Este estándar especifica los métodos y requisitos de prueba para ICS y componentes para el modelo a nivel de sistema (MM) ESD.
Estos estándares definen las condiciones, el equipo y los procedimientos de prueba para las pruebas de ESD para garantizar que los chips puedan operar de manera segura en eventos ESD. Cada estándar especifica diferentes métodos de prueba y parámetros de prueba para diferentes modelos de voltaje de ESD.
